研究成果詳細

【要点】
○希土類酸化物を用いてゲート絶縁膜とシリコン基板の直接接合を実現
○国際半導体ロードマップで2013年に要求されるEOT=0.64nmで，ゲートリーク電流は要求値の1000分の1の0.65A/cm²を達成

【概要】
　 東京工業大学の角嶋邦之助教と岩井洋教授はシリコンCMOSトランジスタのゲート絶縁膜を薄膜化しながらもリーク電流を大幅削減するプロセス技術を開発し た。トランジスタの性能向上と低消費電力を両立させる技術で，次世代ＬＳＩ実現にめどをつけると同時に2020年に必要と見込まれるＬＳＩの性能を実現す るキープロセスになると期待される。
　開発したのは高誘電率ゲート絶縁膜（用語①）とシリコン基板を直接接合するプロセス技術。同技術を用い，等価酸化膜膜厚(EOT，用語②)は2013年に必要とされる0.64nmで，１平方当たり0.65アンペア（A/cm²）という極めて小さなリーク電流を確認した。この値は国際半導体ロードマップ（ＩＴＲＳ，用語④）で要求される値の1000分の1である。
　材料は酸化ランタン(La₂O₃)と酸化セリウム(CeO₂)の積層膜（用語③）を用いた。La₂O₃膜は直接接合できるが，EOTが増加する課題がある。一方，CeO₂膜は酸化シリコン（SiO₂）界面層を形成する課題がある。この2種類の薄膜を積層することで比誘電率を低下させることなく均一なLaCeシリケート膜を形成しシリコン基板の直接接合を実現した。
　 MOSトランジスタの性能向上にはゲート絶縁膜の薄膜化が必須だが，薄膜化するとリーク電流が増える問題があった。界面層を挿入せずに高誘電率膜とシリコ ン基板を直接接合すれば薄膜化できるが，実現が困難だった。今回の成果により薄膜化してもリーク電流が増えず消費電力も増えないため，ＬＳＩの高性能化と 低消費電力化の両立が期待できる。
　15日から米国ハワイで開かれる半導体の国際会議「VLSIシンポジウム」で発表する。

●経緯
　LSIを構成するシリコン極微細CMOSトランジスタの性能向上と低消費電力化は，スケーリング則に基づくトランジスタ寸法の微細化によって達成されてきたが，微細化の一番のネックがゲート絶縁膜の薄膜化である。従来はSiO₂や SiONなどの薄膜がゲート絶縁膜として用いられてきたが，既にその膜厚が1.2nmに達し，直接トンネル現象によるゲートリーク電流の増加が消費電力の 増大を引き起こしデバイス仕様に耐えられないほどになってきた。この解決策として世界各国で高誘電率の絶縁薄膜 (High-k絶縁膜)の導入を検討しており，酸化ハフニウム(HfO₂)系のHigh-kゲート絶縁膜を導入した製品が一部実用となっている。（図1）
　High-kゲート絶縁膜は誘電率がSiO₂や 酸化窒化シリコン（SiON）と比べて高いため，電気的容量を損なうことなくゲート絶縁膜の物理膜厚を増加することができる。そのため，量子効果による直 接トンネルリーク電流を抑制することが可能となる。High-kゲート絶縁膜を薄膜化することでさらに高性能化が期待できる。
　なおHigh-kゲート絶縁膜の膜厚は，SiO₂に換算した電気的容量に換算した等価膜厚EOTで表わし，薄膜化の指標として用いられている。最近ではHigh-k材料とシリコン基板との界面に存在する0.5nm程度のSiO₂やSiONの界面層がボトルネックとなり，2020年頃に必要とされているEOT=0.5nmを実現することは困難と予測されている。そのため，HfO₂系に変わる新材料の検討がされている。

●研究成果
　東工大のグループは High-kゲート絶縁膜材料として酸化ランタン（La₂O₃）膜と酸化セリウム (CeO₂) 膜を選択し，積層することによりゲート絶縁膜とシリコン基板との直接接合を実現し，EOT=0.64nm，ゲート電圧1Vで0.65A/cm²という低いリーク電流を実現するプロセスを開発した。
　La₂O₃膜は熱処理によってシリコン基板と反応しHigh-k材料であるLaシリケート（酸化シリコン と金属の化合物）膜を形成して絶縁膜とシリコン基板の直接接合が実現できるが，高い熱処理温度や高い酸素分圧の下では基板からのSi原子の過剰な拡散によ り比誘電率が低下し，EOTが増加する問題を抱えていた。一方，CeO₂膜はシリコン基板との間に0.5nm程度のSiO₂系の界面層を形成する性質を有しており，小さいEOTを実現することが困難である。（図２）
　そこで本研究では，La₂O₃膜とCeO₂膜を積層して熱処理することでLa原子の基板側への拡散を行い，SiO₂の 界面層の形成の抑制とSi原子の過剰な拡散を抑制することでLaCeシリケート絶縁膜を形成し，シリコン基板との直接接合を実現するプロセス技術を開発し た。本プロセス技術を用いると17.4の高い比誘電率を得ることができ，2013年に必要とされるEOT=0.64nmで極めて低いゲートリーク電流 0.65A/cm²を得ることができた。この値はITRSで要求される値の1000分の1の値である。（図３）

●今後の展開
　 同プロセス技術が製品に用いられるようになるには，トランジスタの移動度評価や短チャネルデバイスでの実証などの研究が必要となるが，本研究が提案した リーク電流を格段に小さくすることが可能なプロセス技術は2020年に必要とされている0.5nmのEOTを低リーク電流で実現するキープロセスとして大 きく貢献できる意義は大きい。
　本成果はNEDO「省エネルギー革新技術開発事業/先導研究/第2世代超薄膜ゲート絶縁膜材料の研究開発」で実施された。

●発表予定
　この成果を6月15日より米国ハワイで開催される半導体の世界トップレベルの国際会議であるVLSI Symposium on Technologyで発表する。
発表論文タイトル
Direct Contact of High-k/Si Gate Stack for EOT below 0.7 nm using LaCe-silicate Layer with Vfb Controllability
(0.7nm以下のEOTを実現するHigh-k/Si直接接合技術とVfb制御性)
Session 7 Process Technology? 講演番号7.1? 15時25分(現地時刻)より発表予定
著者
K. Kakushima? T. Koyanagi? D. Kitayama? M. Kouda? J. Song? T. Kawanago? M. Mamatrishat? K. Tachi? M. K. Bera? P. Ahmet? H. Nohira*? K. Tsutsui? A. Nishiyama? N. Sugii? K. Natori? T. Hattori? K. Yamada**? H. Iwai
所属
東京工業大学，*東京都市大学，**早稲田大学

【用語説明】
（注１）シリコン酸化膜より誘電率の高い酸化膜を用いたゲート絶縁膜。同等の電気容量で物理膜厚を大きくすることが可能なため量子効果によるトンネルリーク電流を抑制できる利点がある。
（注２）シリコン酸化膜に換算した電気的に等価な膜厚。EOTはEquivalent oxide thickness の略。
（注３）希土類金属であるランタンとセリウムの酸化物薄膜。
（注４）国際半導体技術ロードマップ。CMOSトランジスタの性能向上に必要となる仕様をまとめた行程表。

（図１）ゲート絶縁膜の薄膜化。High-kとシリコン基板の直接接合により0.7nm以下のEOTを実現することが可能である。	（図２）HfO2? La2O3? CeOx膜及びLa2O3/CeOx積層膜のプロセス中酸素分圧による界面反応の模式図。La2O3/CeOx積層膜で広いプロセス条件で直接接合が実現可能。	（図３）La2O3/CeOxの積層膜を熱処理した後の構造。High-kゲート絶縁膜/シリコン基板の直接接合が実現できていることがわかる。リーク電流はITRSの要求値の1000分の1となった。